Xilinx FPGA设计与实践教程

1 (p1): 第一篇 FPGA设计基础与ISE开发基本流程第一章 FPGA设计基础
1 (p2): 1.1 FPGA的基本概念
2 (p3): 1.2 可编程逻辑技术发展简介
2 (p4): 1.2.1 可编程技术发展演变过程
5 (p5): 1.2.2 FPGA技术
6 (p6): 1.3 FPGA器件编程技术
6 (p7): 1.3.1 熔丝互连编程技术
8 (p8): 1.3.2 基于反熔丝的编程技术
10 (p9): 1.3.3 基于SRAM的可编程技术
11 (p10): 1.3.4 基于FLASH或E2PROM的可编程技术
11 (p11): 1.4 通用FPGA的构成结构
12 (p12): 1.4.1 现代FPGA的基本逻辑单元
14 (p13): 1.4.2 Xilinx Spartan-3 FPGA的基本结构
20 (p14): 1.5 Xilinx FPGA的开发流程
23 (p15): 1.6 FPGA技术的未来发展
25 (p16): 本章小结
25 (p17): 思考与练习
26 (p18): 第二章 ISE12.1开发环境与S3开发板
26 (p19): 2.1 ISE12.1软件综述
26 (p20): 2.1.1 ISE12.1套件分类
27 (p21): 2.1.2 ISE12.1功能介绍
27 (p22): 2.1.3 ISE12.1用户界面和菜单操作
28 (p23): 2.2 S3开发板简介
29 (p24): 2.3 ISE开发流程
30 (p25): 2.3.1 创建工程和设计输入
33 (p26): 2.3.2 创建TestBench并进行RTL仿真
36 (p27): 2.3.3 添加约束
37 (p28): 2.3.4 综合与实现
38 (p29): 2.3.5 生成配置文件并对FPGA进行配置
40 (p30): 2.4 第三方开发工具
40 (p31): 2.4.1 ModelSim介绍
41 (p32): 2.4.2 在ModelSim中编译Xilinx的器件库
42 (p33): 2.4.3 ModelSim功能仿真举例
47 (p34): 2.4.4 Synplify Pro介绍
47 (p35): 2.4.5 关联ISE和SynplifyPro
48 (p36): 2.4.6 Synplify Pro使用流程
52 (p37): 本章小结
52 (p38): 思考与练习
53 (p39): 第二篇 数字电路设计基础与VerilogHDL描述第三章 VerilogHDL语言基础
53 (p40): 3.1 基本知识介绍
54 (p41): 3.2 模块结构和编程框架
54 (p42): 3.2.1 模块的结构
56 (p43): 3.2.2 编程框架
58 (p44): 3.3 数据类型和基本元素
58 (p45): 3.3.1 基本概念
59 (p46): 3.3.2 基本数据类型值
59 (p47): 3.3.3 数据类型
61 (p48): 3.3.4 常量
62 (p49): 3.4 结构化描述
64 (p50): 3.5 TestBench简介
66 (p51): 本章小结
67 (p52): 思考与练习
68 (p53): 第四章 组合逻辑设计
68 (p54): 4.1 基本操作符
69 (p55): 4.1.1 算术操作符
70 (p56): 4.1.2 移位操作符
70 (p57): 4.1.3 关系运算符与相等运算符
70 (p58): 4.1.4 位操作、复制和逻辑操作运算符
72 (p59): 4.1.5 连接与复制运算符
72 (p60): 4.1.6 条件运算符
73 (p61): 4.1.7 位宽调整操作
74 (p62): 4.1.8 关于Z和X的综合
75 (p63): 4.2 组合逻辑描述
75 (p64): 4.2.1 使用always模块描述组合逻辑
76 (p65): 4.2.2 使用赋值语句描述组合逻辑
76 (p66): 4.2.3 举例说明
78 (p67): 4.3 条件控制语句
78 (p68): 4.3.1 if-else语句
80 (p69): 4.3.2 case语句
82 (p70): 4.3.3 casez和casex语句
83 (p71): 4.3.4 “full case”和“parallel case”语句
84 (p72): 4.4 条件控制语句的布线结构
84 (p73): 4.4.1 优先级布线网络
85 (p74): 4.4.2 多路选择布线网络
86 (p75): 4.5 always语句的编程指导
89 (p76): 4.6 工程实践
89 (p77): 4.6.1…